特別企画
Intel、DC向けの改良版10nmを計画 2021年の投入のSapphire Rapidsに備える
Ice LakeではPCIe Gen4をサポート、Sapphire RapidsではDDR5/PCIe Gen5に対応
2020年8月21日 06:00
半導体メーカーのIntelは13日（現地時間）、報道関係者などを対象に行った「Intel Architecture Day 2020」の詳細を発表した。
Intel Architecture Dayは、Intelが同社の製造技術、CPU/GPU/NPUなどのxPUなどに関して詳細やロードマップなどを発表するイベントとして行われており、2018年12月に1回目が開催された。
今回はそれに次ぐ2回目で、2018年12月に発表された、ロードマップなどに関するアップデートが行われた。この中でIntelは、2020年と2021年利用する製造技術、そしてデータセンター向けのCPU/GPUに関する各種の発表を行っている。
Intelは次世代の製造技術「7nm」の6カ月後ろ倒しをすでに発表しているが、それを埋める製造技術の拡張として、昨年から大量出荷を行っている10nmを拡張した「10nm SuperFin」を導入。2021年には、さらなる性能向上とデータセンター向け最適化を加えた10nm Enhanced SuperFinを投入し、データセンター向け製品の製造に利用する。
また、2020年後半に投入するデータセンター向けCPUのIce Lake、2021年に投入するSapphire Rapidsなどの詳細や、データセンター/HPC向けの単体型GPU「Xe」に関する詳細を公開した。
間もなく改良版10nm SuperFinを投入し、その先には10nm Enhanced SuperFinを投入し、7nm後ろ倒しに対応
Intelでは、半導体の製造に利用する製造技術について、14nmから10nmへの移行を進めており、2019年5月末にはクライアントPC向けの10nmプロセスルールで製造されるIce Lake（アイスレイク、開発コード名）を「第10世代Coreプロセッサ」として投入し、遅れていた10nmへの移行を開始した。
製造プロセスルールとは、半導体メーカーが製造に利用する技術世代のこと。この製造プロセスルールの数字は、ゲートと呼ばれるトランジスタを構成する重要な部分の長さ（ゲート長）であることを示しており、その数字が小さければ小さいほど、より微細なトランジスタを構成可能なことを意味している。この製造プロセスルールが微細化されればされるほど、半導体メーカーはより高性能で低消費電力な製品を製造可能になるため、半導体メーカーは競って最先端の技術を導入している。
Intelは2014年に14nmを導入した後、10nmという最新のプロセスルールの投入でつまずいてしまった。もともと10nmは2017年の末に導入する計画だったのだが、歩留まり（製造できた製品のうち何パーセントが出荷できる良品であるかの率）がなかなか上がらず、結局予定通りに大量出荷できるようになったのは2019年になってしまったのだ。
そうした中、Intelは7月23日に行った四半期の業績発表の中で、10nmの次世代の製造技術として計画されていた7nmが、6カ月ほど遅れる見通しであることを明らかにした。同社が内規で定めている歩留まりにまだ達していないためだという。これにより、2022年に予定されていた7nmへの移行が半年間ずれ込むことになる。
それまでの間、Intelは10nmの改良版を毎年投入することで、競合との競争で不利にならないようにするほか、製品によっては外部のファウンダリー（受託製造を行う半導体メーカーのこと、台湾のTSMCや韓国のSamsungなど）に製造委託するなど、リスクを分散して製造を行うことで、顧客のニーズなどに応えられるようにする。
自社の製造プロセスでは、2019年半ばから本格的に立ちあがり始めた10nmの改良版を投入する。14nm世代でも14nm+、14nm++のように改良版が年々投入されていたので、これと同じような形だ。
同社の第2世代（実際には歩留まりが上がらず破棄された初代があるので、第3世代に相当するが）の10nmでは、14nm世代までの+や++などの呼び方は廃止され、SuperFinのようなマーケティング名が付与されるようになったが、「10nm SuperFin」という改良版が今年、すでに投入開始されている。
この10nm SuperFinには、3D形状のトランジスタになるFinFET（フィンフェット）の改良版として、SuperFinという技術が導入される。SuperFinでは、新しい素材などが投入されることで、トランジスタの性能が引き上げられている。
Intelによれば10nm SuperFinは、最初の10nmに比べて性能は18％程度引き上げられており、これは同じ世代の製造プロセスルール内での改良としては、Intelの歴史上最大の性能向上に相当するという。この10nm SuperFinは、今年の後半にクライアントPC向けに出荷開始される「Tiger Lake」の製造に利用される。
2021年には、10nm SuperFinのさらなる改良版として「10nm Enhanced SuperFin」を投入する。この10nm Enhanced SuperFinは2021年の投入が計画されており、さらなる性能向上、さらにはデータセンター向けのCPUで必要になるインターコネクトに最適化、といった改良が行われている。
後述する、2021年に次世代Xeon SPとして計画されているSapphire Rapids（サファイアラピッズ、開発コード名）は、この10nm Enhanced SuperFinで製造されるようになる可能性が高い。
今年後半にIce Lakeを投入し、2021年にはDDR5/PCIe Gen 5に対応したSapphire Rapidsを投入へ
Intelは6月に、開発コードネームCooper Lake（クーパーレイク、開発コード名）で知られるデータセンター向けプロセッサを「第3世代Intel Xeon Scalable Processors」（第3世代Xeon SP）として発表した（別記事参照）。
このCooper Lakeでは、Bflot16と呼ばれる新しい演算方法が提供されている。Bflot16は、FP32の1ビットの符号、8ビットの指数、23ビットの仮数のうち、仮数部を7ビットにすることで、やや落ちるがほぼ近似の正確性で、FP16と同じような負荷でディープラーニング（深層学習）の学習と推論を行うことが可能になり、学習、推論とも1.9倍の性能を実現している。
このCooper Lakeは4ソケット以上をカバーする製品となり、メインストリームの2ソケットや1ソケットの製品は、2020年後半にIntelがリリースする計画のIce Lakeによりカバーされる。
Ice Lakeは10nmプロセスルールで製造され、新しい機能としてTME（Total Memory Encryption）と呼ばれるメモリの暗号化機能、PCI Express Gen 4への対応（Cooper Lake以前はGen3までの対応）、8チャネルメモリへの対応、Crypto（暗号化）アクセラレーションへの対応などが追加される。
さらに2021年に計画されているSapphire Rapidsでは、新しいメモリとしてのDDR5に対応し、PCI Express Gen 5への対応、さらにはIntelが推進している業界標準のインターコネクトCXLに対応する予定になっている。
現時点ではIce LakeのCPUコア数などは発表されておらず、SKUなどに関しての発表は、2020年後半に予定されているIce Lake-SPの製品発表を待つ必要がある。
データセンター向け単体GPUとなるXe、Xe-HPでは新しいパッケージ技術で4つのダイを1つのパッケージにして提供
またIntelは、Xeの開発コード名で知られる、同社の単体型GPUから統合型GPUまでをカバーする新しいGPUアーキテクチャについて、追加の情報を公開した。Xeでは、データセンターやHPC向けとして、AIの学習や推論、科学演算などの、従来はNVIDIAやAMDのGPUが利用されていたアプリケーションをカバーする。
Xeは統合型GPUからデータセンターで使われるようなHPC向けのGPUまで、伸長可能なようにアーキテクチャが設計されており、統合型用のXe-LP、PCゲーミング用のXe-HPG、データセンター用のXe-HP、HPC用のXe-HPCという4つのバリエーションが用意されている。
今回Intelは、Xe-HPCそしてXe-HPに、同社が開発してきた新しいパッケージング技術を利用することを明らかにした。データセンター向けのXe-HPCに利用するのはEMIB（Embedded Multi-die Interconnect Bridge）と呼ばれる2.5Dのパッケージング技術で、複数のチップを1つのパッケージに実装して提供することができる。Xe-HPでは、1つのダイになる1タイル、2つのダイが入った2タイル、4つのダイが入った4タイルという3つのバリエーションが提供されることになる。
これにより、1つのカードや基板だけで、複数枚のカード分の性能を発揮させることが可能になり、他社との性能競争で有利になる可能性がある。このXe-HPは、10nm Enhanced SuperFinのプロセスノードで、Intelの工場で製造される。
さらに、すでに製品の開発コード名（Ponte Vecchio：ポンテヴェッキオ）が発表されているHPC向けのXe-HPCは、3Dダイスタッキング技術のFoverosと、FoverosとEMIBを共存させたCo-EMIBの2つのパッケージング技術が使われる。
Xe-HPCは製品によって異なっており、10nm SuperFin、次世代のIntelのプロセスルール（7nm？）、10nm Enhanced SuperFin、そして外部のファウンダリーの製造プロセスと、複数の製造プロセスルールを利用して製造される計画になっている。
